Design Compiler：线性延迟模型和非线性延迟模型

相关阅读Design Compilerhttps://blog.csdn.net/weixin_45791458/category_12738116.html?spm1001.2014.3001.5482目录简介线性延迟模型斜率延迟固有延迟转换延迟互连延迟延迟计算实例非线性延迟模型以NLDM为例单元延迟传播延迟转换延迟互连延迟建立时间与保持时间延迟计算实例负的延迟关于互连延迟计算的特殊说明关于AWP(Advanced Waveform Propagation)简介延迟模型经历了多种变革从一开始的CMOS线性延迟模型(generic_cmos)到现在的查找表延迟模型(table_lookup)而查找表模型又可以分为NLDM模型电压源和CCST模型电流源CCST模型还有一种叫做Compact CCST模型的变体通过共享base_curves来表征形状相似的驱动器转换电流波形从而提升建模效率并压缩库的大小 。除此之外还有CMOS分段线性延迟模型(piecewise_cmos)、CMOS2线性延迟模型(cmos2)、延迟计算模块延迟模型(dcm)以及可扩展多项式延迟模型(polynomial)。本文并不打算详细说明这些延迟模型详细介绍可以见早期的Library Compiler User Guide因为它们大多数已经过时但挑选了两个有代表性的延迟模型进行简要介绍以便大家了解延迟模型的发展过程。线性延迟模型线性延迟模型将一个逻辑门输入引脚到下一个逻辑门输入引脚之间的总延迟分为四部分如下式所示斜率延迟()当输入引脚上的转换较慢时从输入引脚到输出引脚会产生一定的延迟这就是斜率延迟。固有延迟()从输入引脚到输出引脚的内建内在延迟与特定实例无关。转换延迟()或者可以称为转换时间指的是输出引脚发生状态转换所需的时间。互连延迟()导线引起的延迟也就是从一个逻辑门输出引脚到下一个逻辑门输入引脚的延迟。图1展示了这四项的示意图。图1 线性延迟模型的示意图时序分析器不会以特定单位来存储延迟公式的各个参数唯一的要求是所使用的单位必须在内部保持单位一致。建议使用纳秒、皮法、千欧作为时间、电容和电阻的单位。为了简便期间本文不考虑由于工作环境与特征化环境不一致时导致的放缩(k-factor)。斜率延迟斜率延迟是由于输入信号变化缓慢引起的增量延迟。通常逻辑门会使用一个标准输入转换时间进行建模在某些工艺下该延迟对输入转换时间高度敏感而在其他工艺中可能输入转换时间变化很大但对延迟几乎没有影响。前一级门的转换时间()前一级门的转换时间所采用的转换方向上升或下降取决于当前评估的时序弧的单调性。斜率敏感因子()当前评估的时序弧的斜率敏感因子斜率敏感系数。固有延迟固有延迟是与逻辑门使用方式无关的部分表示该门在零负载条件下从输入引脚到输出引脚的延迟。转换延迟转换延迟是由于输出引脚驱动电容负载引起的延迟它表示输出发生状态转换所需的时间。输出引脚电阻()输出引脚的电阻值。引脚电容()连接到输出引脚驱动线网的引脚电容值然而在许多库中由输出引脚电容引起的延迟会被归入其他延迟项中处理因此输出引脚的电容值常被设为0。线网电容()线网电容由线负载模型根据扇出数量计算得到。并联驱动器数量()并联驱动器数量当线网存在多个并联驱动器即多驱动这在某些工艺下允许时需将转换延迟除以非三态驱动器的个数。互连延迟互连延迟指的是输出引脚发生状态转换后到下一级逻辑门输入引脚完成状态转换所需的时间。这种延迟也称为飞行时间延迟(time-of-flight delay)即波形沿导线传播所需的时间。时序分析器支持以下三种互连拓扑结构的估算情况最佳情况(best_case_tree)假设负载引脚与驱动器物理相邻只有线网电容被考虑不存在线网电阻计算公式为图2 最佳情况平衡情况(balanced_case_tree)假设所有负载引脚分布在互连网络的等长分支上,每个负载引脚承担相等的线网电阻和电容计算公式为图3 平衡情况最坏情况(worst_case_tree)假设负载引脚处于导线的最末端。每个负载引脚承担完整的线网电阻和电容计算公式为图4 最坏情况线网电阻()线网电阻由线负载模型根据扇出数量计算得到。线网电容()线网电容由线负载模型根据扇出数量计算得到。负载引脚电容()连接到输出引脚驱动线网的负载引脚电容值。延迟计算实例图5显示了一个反相器的上升延迟计算示例。图5 反相器的延迟计算该反相器的输入引脚由一个下降信号驱动其转换时间()为1.2。该反相器的输出连接到三个NAND门每个NAND门的输入引脚电容()为1.1。该反相器的固有上升延迟()为1.4上升斜率敏感因子()为0.02输出上升电阻()为0.14。假设使用最佳情况的RC互连树结构线网电容()为2.6则计算出的上升延迟()为2.25计算过程如下所示D_intrinsic 1.4 D_T_previous 1.2 S 0.02 R 0.14 C_pins 3 * (1.1) 3.3 C_wire 2.6 D_Connect 0.0 因为使用的是best case RC-tree D_total D_intrinsic D_Slope D_Transition D_Connect 1.4 (1.2 * 0.02) (0.14)(3.3 2.6) 0.0 1.4 0.024 0.826 0.0 2.25非线性延迟模型以NLDM为例非线性延迟模型以查找表的形式将供应商特定的延迟信息保存在逻辑库中该模型支持非线性延迟模型与时序分析器计算结果之间的高度一致性。非线性时序模型支持两种方式进行计算尽管这两种方法可以混合使用在一个逻辑库中但通常建议只选择与工艺库数据最匹配的一种方法。其中单元延迟()是由逻辑门自身引起的延迟通常是从输入引脚电压达到50%到输出引脚电压达到50%所经历的时间。传播延迟()的典型测量是从输入引脚电压达到50%到逻辑门输出引脚刚开始切换的时间例如10%。因此如果将输出引脚电压从10%到50%的转换时间加到传播延迟上所得的就是从输入50%到输出50%的单元延迟。转换延迟()或者可以称为转换时间指的是输出引脚发生状态转换所需的时间。例如可以是从20%到80%或从10%到50%。互连延迟()是导线引起的延迟也就是从一个逻辑门输出引脚到下一个逻辑门输入引脚的延迟。图6展示了这四项的示意图。图6 非线性延迟模型的示意图单元延迟单元延迟通常定义为从输入引脚电压达到50%到输出引脚电压达到50%所经历的时间通常是输出负载与输入转换时间的函数。逻辑库中的timing组定义了两种单元延迟表格cell_rise和cell_fall。如果为某个时序弧定义了单元延迟表格则不得为该时序弧再定义传播延迟表格。顺带一提即使使用CCST模型Design Compiler无法直接使用该数据只能将其转换为NLDM模型此时的单元延迟表格被命名为ccs_derived_cell_rise和ccs_derived_cell_fall。传播延迟传播延迟定义为输入引脚电压达到50%到逻辑门输出引脚刚开始切换的时间例如10%通常是输出负载与输入转换时间的函数。逻辑库中的timing组定义了两种单元延迟表格rise_propagation和fall_propagation。如果为某个时序弧定义了传播延迟表格则不得为该时序弧再定义单元延迟表格。转换延迟转换延迟是输出引脚完成电平转换所需的时间在定义了传播延迟表格的情况下它作为总延迟的组成部分通常是输出负载与输入转换延迟的函数。它也会作为索引值用于下一级逻辑门的单元延迟表格、传播延迟表格和转换延迟表格查找。逻辑库中的timing组定义了两种转换延迟表格rise_transition和fall_transition。所有时序弧都必须定义转换延迟表格。互连延迟互连延迟指的是输出引脚发生状态转换后到下一级逻辑门输入引脚完成状态转换所需的时间。这种延迟也称为飞行时间延迟(time-of-flight delay)即波形沿导线传播所需的时间。非线性延迟模型使用与线性延迟模型相同的互连延迟计算方式。建立时间与保持时间对于时序单元如DFF约束时序弧还会定义两种建立时间/保持时间表格rise_constraint和fall_constraint。延迟计算实例图7展示了一个单元整体延迟的原理图表示。图7 单元U1的延迟计算要计算图7中单元U1上某个时序弧的下降延迟首先检查该时序弧使用的是传播延迟表格还是单元延迟表格。在本例中使用的是二维单元延迟表并以输入转换时间和总输出电容为索引。输入转换时间就是前一级逻辑门的转换延迟由于U1时序弧为负单调性需使用U0的上升转换表来确定U0的转换延迟即U1的输入转换时间。若U0有多个时序弧则选择所有上升转换时间中最大小的这就是GBA分析中的转换时间合并关于这点可以参考下面的博客。静态时序分析静态时序分析的原理及其两种模式PBA、GBAhttps://blog.csdn.net/weixin_45791458/article/details/136078969?ops_request_misc%257B%2522request%255Fid%2522%253A%252257be4662dd5653ea37719bc08b28467f%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fblog.%2522%257Drequest_id57be4662dd5653ea37719bc08b28467fbiz_id0utm_mediumdistribute.pc_search_result.none-task-blog-2~blog~first_rank_ecpm_v1~rank_v31_ecpm-1-136078969-null-null.nonecaseutm_termGBAspm1018.2226.3001.4450总输出电容等于连接在线网N1上的引脚电容与线网电容之和。假设总输出电容为0.05落在索引值0.098和0.587之间而输入转换时间为0.32落在索引值0.03和0.06之间。这些索引构成了四个邻近点如图8所示。图8 非线性查找表使用以下公式对二维表面进行双线性插值可以通过高斯消元法等常见方法求出系数A、B、C、D解方程得出A0.2006、B0.1983、C0.2399、D0.0677将输入转换时间和总输出电容代入公式可得单元延迟为0.275。如果表格中的索引值无法覆盖实际输入值例如总输出电容为0.2则会进行外插以扩展由最近四个数据点形成的曲面来覆盖该值。假设输入转换时间为1.698而总输出电容为0.32可使用以下四个邻近点(1.077, 0.12)(1.077, 0.15)(1.566, 0.12)(1.566, 0.15)使用这些点求出系数A、B、C、D输入转换时间和总输出电容代入公式计算即可。转换时间表格的查表方式与单元延迟的查表方式一致在此不进行赘述。负的延迟某些情况下可能会出现延迟为负的情况比如输入转换时间非常大而负载非常小同时输出转换时间比输入转换时间小得多这种问题一般通过对库重新特征化K库来解决。关于互连延迟计算的特殊说明Design Compiler在2005版本推出了拓扑模式在综合时自动使用虚拟布线(Virtual Routing)技术通过标准单元引脚间的曼哈顿距离计算连线长度并配合TLUPlus文件中的RC模型得到RC参数并反标最终使用Elmore模型计算互连延迟并进行反标提升了先进工艺节点下的设计前后一致性。关于拓扑模式的更多介绍可以参考下面两篇博客。Design Compiler什么是拓扑技术(Topographical)https://blog.csdn.net/weixin_45791458/article/details/145748306?ops_request_miscelastic_search_miscrequest_id050cd28bb9cd705c503625b79df7bad8biz_id0utm_mediumdistribute.pc_search_result.none-task-blog-2~all~ElasticSearch~search_v2-3-145748306-null-null.nonecaseutm_term%E6%8B%93%E6%89%91%E6%A8%A1%E5%BC%8F%E6%A8%A1%E5%9E%8Bspm1018.2226.3001.4450Design Compiler两种工作模式线负载模式和拓扑模式https://blog.csdn.net/weixin_45791458/article/details/144830461?ops_request_miscelastic_search_miscrequest_id050cd28bb9cd705c503625b79df7bad8biz_id0utm_mediumdistribute.pc_search_result.none-task-blog-2~all~ElasticSearch~search_v2-1-144830461-null-null.nonecaseutm_term%E6%8B%93%E6%89%91%E6%A8%A1%E5%BC%8F%E6%A8%A1%E5%9E%8Bspm1018.2226.3001.4450关于AWP(Advanced Waveform Propagation)在PrimeTime中还可以利用AWP(Advanced Waveform Propagation)功能用于提高时序分析精度。传统STA通常用slew值来近似描述信号波形但在28nm、16nm及更先进工艺中由于长互连电阻增大、低电压工作、强Miller效应等因素实际波形可能出现明显长尾或畸变单纯用slew已经难以准确反映真实延迟。 AWP通过结合CCST和CCSN模型在时序计算中传播更接近真实的完整波形而不是只传播简化的转换时间。这样PrimeTime可以更准确地建模驱动端、接收端电容以及Miller效应对波形的影响使分析结果更接近SPICE仿真从而减少因波形失真带来的时序误差和过大的设计margin。 启用AWP后对于库中具备所需CCST、CCSN、以及Normalized Driver Waveform数据的单元工具会使用波形传播提升延迟计算精度如果相关数据不完整则会回退到标准延迟计算。